Video: Explanation of Intel's 14nm Process (November 2024)
Op het Intel Developer Forum vorige week hebben een aantal technici van Intel veel meer technische details onthuld over de Core M-processor, de algehele Broadwell-microarchitectuur en het onderliggende 14nm-proces.
Sr. Principal Engineer en CPU Chief Architect Srinivas Chennupaty legde uit dat hoewel Broadwell de "tick" is in Intel's "tick / tock" cadans (wat betekent dat het in de eerste plaats een procesversnelling is tot 14nm), de Broadwell microarchitectuur is uitgebreid van de Haswell-architectuur gebruikt in de huidige 22nm-producten. Hoewel het grootste deel van de presentatie was gericht op de low-power Core M-versie gericht op tablets, 2-in-1's en ultrabooks zonder ventilator, merkte hij op dat deze architectuur een breed scala aan producten moet ondersteunen, van tablets tot Xeon-servers.
Over het algemeen zei hij dat de hele architectuur is ontworpen voor beter dynamisch vermogen en thermisch beheer, met een vermindering van het stationaire vermogen van System-on-Chip (SoC) en een groter dynamisch werkbereik, waardoor het in een breder vermogensbereik kan werken. Dit is de reden waarom de Core M-versie, die naar een totaal vermogen van slechts 4, 5 watt kan worden teruggeschaald, werkt in ventilatorloze systemen.
Een deel hiervan is te danken aan verbeterd energiebeheer in de kern zelf, zoals in de manier waarop deze zich kan aanpassen aan verschillende energietoestanden, zodat deze nog steeds "turboboost" kan krijgen zonder de processor te oververhitten en een verbeterde volledig geïntegreerde spanning heeft regulator (FIVR) ontworpen om de spanning te variëren op een manier die piekvraag bewaakt en betere prestaties bij lage wattage geeft. Het biedt ook een betere bewaking van de hele oplossing, inclusief de afzonderlijke platformcontroller-hub (PCH) of chipset, zodat de PCH op zijn beurt de stroom voor aangesloten functies kan smoren, waardoor koppelingen naar energiezuinige toestanden kunnen gaan voor dingen zoals SATA-schijven, PCI Express en USB. En het heeft een actief huidtemperatuurbeheer, zodat de chip zelf zijn temperatuur kan controleren en het stroomverbruik dienovereenkomstig kan aanpassen.
De microarchitectuur zelf kan met dezelfde frequentie betere prestaties krijgen dan de vorige Haswell-generatie, dankzij functies zoals een grotere out-of-orderplanner, verbeterde adresvoorspelling en verbetering in vector- en drijvende-kommaberekening.
Over het algemeen zei hij, terwijl de instructies met één thread per cyclus slechts een klein beetje hoger waren in deze generatie, dit alles komt erop neer dat de prestaties met één thread in de afgelopen 7 jaar met 50% zijn gestegen met dezelfde snelheid.
Andere wijzigingen zijn nieuwe instructies voor cryptografie en beveiliging, betere monitoring en enkele verbeteringen aan de transactionele geheugenuitbreidingen (bekend als TSX of Transactional Synchronization Extensions) en Virtualization-opdrachten (VT-x) die in de vorige generatie waren.
De PCH-chipset die bij de Core M wordt meegeleverd, staat bekend als PCH-LP en wordt eigenlijk geproduceerd volgens het 22nm-proces. Dit werd ontworpen om ongeveer 25% minder stroom te gebruiken wanneer het niet actief is en om het actieve vermogen met ongeveer 20% te verminderen. Het bevat ook verbeteringen in audio- en PCI Express-opslag.
Over het algemeen zei hij dat de veranderingen twee keer de vermogensvermindering mogelijk maken dan je zou verwachten van traditionele processchaling, samen met verbeterde single thread-instructies per klok en vectorprestaties.
Vergelijkbare verbeteringen zijn ook toegepast op grafische afbeeldingen, volgens Sr. Principal Engineer en Graphics Architect Aditya Sreenivas. Ook hier was het doel prestaties / watt verbeteringen zoals een beter dynamisch vermogen en lekkarakteristieken, optimalisatie voor werking op lagere spanning; en microarchitectuurverbeteringen om dynamische kracht te verminderen. Hij merkte op dat dit ook is ontworpen om te werken op 6 en 10 watt, misschien een hint naar nieuwe versies die nog komen.
De eigenlijke grafische architectuur zelf lijkt op de vorige versie, maar de GT2-versie die wordt gebruikt in de Core M-implementatie is gestegen van 20 naar 24 Execution Units, georganiseerd als drie "subslices", elk met 8 EU's. (In een ander gesprek gaf een Intel-ingenieur die zich concentreerde op de rekenarchitectuur voorbeelden van versies van de grafische afbeeldingen met 12 en 48 EU's, wat toekomstige versies suggereerde.)
Een belangrijk verschil is dat deze versie Direct X 11.2 ondersteunt en DX12-gereed is en Open GL 4.3 en Open CL 2.0 ondersteunt. Dit zou moeten betekenen dat bijna alle games en applicaties hier met de graphics zouden moeten werken, hoewel niet noodzakelijk met dezelfde snelheid die je op een discrete grafische chip zou zien. Maar al met al zouden deze veranderingen in sommige gevallen 40% verbetering van de grafische prestaties kunnen veroorzaken, vergeleken met de eerdere Haswell-Y-serie.
Een andere grote verandering is ondersteuning voor Shared Virtual Memory (SVM) onder OpenCL, waardoor zowel CPU- als GPU-componenten kunnen worden gebruikt voor de berekening. Dit lijkt in wezen hetzelfde concept te zijn als Heterogeneous System Architecture (HSA), zoals gepusht door AMD en anderen.
De nieuwe architectuur heeft ook enkele verbeteringen in mediafuncties, volgens Intel Fellow en Chief Media Architect Hong Jiang. Hij zei dat de chip ervoor zorgt dat dingen zoals Intel Quick Sync-video en videotranscodering "2x sneller" zijn dan de vorige versie, met verbeterde kwaliteit. Bovendien biedt het nu ondersteuning voor VP8-decodering en AVC, VC-1, MPEG2 en MVC voor video; JPEG en Motion JPEG-decodering voor videoconferenties en digitale fotografie; en GPU-versnelde HEVC-decodering en -codering tot 4K 30 fps. Naast het toestaan van 4K-video, zouden deze veranderingen 25% langere Full HD-videoweergave mogelijk moeten maken.
14nm Process Tech
Hoewel Intel eerder veel informatie over de 14nm-procestechnologie heeft gegeven, heeft Mark Bohr, Intel Senior Fellow, Logic Technology Development, het nieuwe proces doorlopen en meer informatie gedeeld.
"Tenminste voor Intel, gaat de Wet van Moore verder, " zei hij, met een dia die aangeeft dat Intel al jarenlang elke generatie een 0.7x-schaal van transistoren hanteert en dat dit zo blijft. (Merk op dat als het in beide dimensies schaalt, je een nieuwe transistor zou krijgen die ongeveer 50% zo groot was als die van de vorige generatie, wat technisch de wet van Moore voorspelt.)
Hij sprak over hoe dit de tweede generatie van Intel was in zijn "Tri-Gate" -transistors, na de introductie van 22 nm (Intel gebruikt de term "Tri-Gate" om transistors te bedekken waar het kanaal boven het substraat wordt geheven, zoals een vin, en de controle wikkelt zich rond alle drie de zijden, een structuur die het grootste deel van de industrie "FinFET" -transistors noemt). Hij merkte op dat de afstand tussen vinnen afnam van 60 nm naar 42 nm in de overgang naar het nieuwe proces; de hoogte van de vinnen nam zelfs toe van 34 nm tot 42 nm. (In de bovenstaande dia is het "high-k diëlektricum" in geel; de metalen gate-elektrode in blauw, met behulp van het high-k / metal-gate ontwerp dat Intel al sinds zijn 45nm-knooppunt gebruikt.)
Bij de 14nm-generatie zei hij dat de kleinste kritische dimensie de breedte van een Tri-gate vin was, die ongeveer 8 nm was, terwijl andere kritische dimensies varieerden van 10 nm tot 42 nm (voor de afstand tussen het midden van een vinsteek tot het midden) van de volgende fin toonhoogte). Hij merkte op dat transistors vaak worden gemaakt met meerdere vinnen, en het verminderen van het aantal vinnen per transistor resulteert in een verbeterde dichtheid en lagere capaciteit.
In deze generatie, zei hij, nam de fin toonhoogte af met.7x (van 60 tot 42 nm), de gate toonhoogte met.87x (van 90 tot 70 nm) en de interconnect toonhoogte met.65x (van 80 tot 52 nm), waardoor de totaal gemiddelde rond het historische.7x gemiddelde. Een andere manier om ernaar te kijken, zei hij, was om gate pitch en metal pitch te vermenigvuldigen, en daar zei hij dat Intel op 0, 53 stond voor logische gebiedsschaling, wat volgens hem beter was dan normaal. (Terzijde, ik was ook geïnteresseerd dat Bohr's dia's de Core M-processor met 1, 9 miljard transistors in zijn 82 mm2 matrijs toonden, vergeleken met de 1, 3 miljard die het officiële diagram heeft; Intel PR erkende de fout en zei dat 1, 3 miljard is het juiste cijfer.)
Als we kijken naar de kosten per transistor, was Bohr het erover eens dat de kosten per geproduceerde siliciumwafer stijgen als gevolg van extra maskeerstappen - waarbij sommige lagen nu dubbel en zelfs drievoudig patroon vereisen. Maar hij zei dat, aangezien het 14nm-knooppunt beter presteert dan normale gebiedsschaling, het de normale kosten per transistorreductie behoudt.
Hij toonde inderdaad grafieken die aangeven dat Intel verwacht dat dergelijke verminderingen in de toekomst zullen doorgaan. En hij bleef beweren dat de veranderingen ook leiden tot minder lekkage en hogere prestaties en dus tot verbeterde prestaties per watt, waarvan hij zei dat deze verbeterde met 1.6X per generatie.
Hij merkte op dat Intel bij het overstappen van de Haswell-Y naar de Core M een dobbelsteen zou hebben gehad die 0, 51x zo groot was als de eerdere chip als deze functie-neutraal was geweest; met de extra functies die zijn ontworpen in, zei hij, bereikte Core M een schaalverdeling van het oppervlak van 0, 63x.
Bohr zei dat 14nm nu in volumeproductie is in Oregon en Arizona en begin volgend jaar in Ierland zou worden gestart. Hij zei ook dat hoewel Intel vroeger twee versies van transistors had - hoogspanning en ultra-lage lekken - het nu een scala aan functies heeft van high-power tot veel lager met verschillende transistors, interconnect-stacks, etc.
Veel hiervan lijkt deel uit te maken van Intel's duw in de gieterij, waar het chips maakt voor andere bedrijven. Sunit Rikhi, de algemene manager van de gieterij, introduceerde Bohr en gaf later zijn eigen lezing met alle opties die Intel biedt. (Hoewel Intel geavanceerde technologie heeft, heeft het niet de ervaring om low-power chips te maken die concurrenten zoals TSMC en Samsung hebben. Dus het benadrukt zijn voorsprong in 14nm-productie.)
De volgende stap is 10 nm, met Bohr die zei dat hij zich nu in de 'volledige ontwikkelingsfase' bevond en dat zijn 'dagelijkse baan' werkte aan het 7 nm-proces.
Hij zei dat hij zeer geïnteresseerd was in EUV (extreme ultraviolette lithografie) vanwege het potentieel voor verbeterde schaalvergroting en vereenvoudiging van de processtroom, maar zei dat het gewoon niet klaar was in termen van betrouwbaarheid en maakbaarheid. Hij zei dat noch de 14nm noch 10nm knooppunten die technologie gebruiken, hoewel hij dat graag had gewild. Hij zei dat Intel "er niet op gokte" voor 7 nm en zonder dat chips op dat knooppunt kon produceren, hoewel hij zei dat het beter en gemakkelijker zou zijn met EUV.
Bohr zei dat een overstap naar 450 mm wafels, van de 300 mm standaard die de hele industrie nu gebruikt, de kosten per transistors zou helpen verlagen. Hij zei echter dat het veel kost om een complete toolset en een geheel nieuw fab te ontwikkelen en zou afhangen van verschillende grote bedrijven die samenwerken om dit allemaal voor elkaar te krijgen. Hij zei dat de industrie het niet eens is over het juiste moment hiervoor, dus het is een aantal jaren weg.
Over het algemeen zei hij dat hij het einde van het schalen nog niet had gezien en merkte hij op dat onderzoekers van Intel naar verschillende oplossingen in transistors, patronen, interconnect en geheugen keken. Hij zei dat er de laatste tijd een aantal interessante technische artikelen waren over zaken als III-V-apparaten (met behulp van verschillende halfgeleidermaterialen) en T-FET's (transistors met tunnelveldeffecten) en dat er "altijd iets interessants" aankwam.
