Video: Moore's Law (November 2024)
Om de paar jaar zijn er verhalen over hoe de wet van Moore - het concept dat het aantal transistors in een bepaald gebied ongeveer om de twee jaar verdubbelt - sterft. Zulke verhalen bestaan al tientallen jaren, maar we zien nog steeds om de paar jaar nieuwe chips met meer transistoren, vrijwel op schema.
In februari introduceerde Intel bijvoorbeeld een 4, 3-miljard transistorchip genaamd de Xeon E7v2 of Ivytown op een matrijs van 541 vierkante millimeter met behulp van het 22 nm-proces. Tien jaar geleden was de high-end Xeon van Intel, bekend als Gallatin, een chip van 130 nm met 82 miljoen transistors op een chip van 555 vierkante millimeter. Dat is niet echt een verdubbeling om de twee jaar bijhouden, maar het is dichtbij.
Dat betekent natuurlijk niet dat het voor altijd zal blijven werken, en inderdaad, het maken van chips ondergaat een aantal grote veranderingen die zowel de productie als het ontwerp van chips beïnvloeden, en al deze zullen blijvende gevolgen hebben voor gebruikers.
Het is duidelijk dat het al lang duidelijk is dat kloksnelheden niet sneller worden. Immers, Intel introduceerde Pentium-chips in 2004 met een snelheid van 3, 6 GHz; vandaag werkt de top-end Core i7 van het bedrijf op 3, 5 GHz met een maximale turbosnelheid van 3, 9 GHz. (Natuurlijk zijn er mensen die overklokken, maar dat is altijd het geval geweest.)
In plaats daarvan reageerden ontwerpers door meer kernen aan de chips toe te voegen en door de efficiëntie van elke afzonderlijke kern te verhogen. Tegenwoordig is zelfs de laagste chip die u kunt krijgen voor een desktop of laptop een dual-core chip, en quad-core versies zijn gemeengoed. Zelfs in telefoons zien we nu veel quad-core en zelfs octa-core onderdelen.
Dat is geweldig voor het tegelijkertijd uitvoeren van meerdere applicaties (multi-tasking) of voor applicaties die echt kunnen profiteren van meerdere cores en threads, maar de meeste applicaties doen dat nog steeds niet. Ontwikkelaars - met name degenen die ontwikkelaarstools maken - hebben veel tijd besteed aan het beter laten werken van hun applicaties met meerdere cores, maar er zijn nog steeds veel applicaties die grotendeels afhankelijk zijn van single-threaded prestaties.
Bovendien plaatsen processorontwikkelaars veel meer grafische cores en andere gespecialiseerde cores (zoals die welke video coderen of decoderen, of gegevens coderen of decoderen) in een applicatieprocessor, in wat veel van de industrie heterogene verwerking heeft genoemd. AMD, Qualcomm en MediaTek hebben dit concept allemaal gepusht, wat voor sommige dingen heel logisch is. Het helpt zeker bij de integratie - waardoor de chips kleiner en minder stroomverslindend worden; en lijkt volkomen logisch te zijn in mobiele processors - zoals de big.LITTLE-aanpak die ARM heeft gekozen, waar het krachtigere maar meer op energie beluste kernen combineert met die welke slechts een beetje stroom verbruiken. Voor velen van ons is het heel belangrijk om chips te krijgen die minder stroom verbruiken voor dezelfde prestaties - en dus mobiele apparaten die langer meegaan op een batterijlading.
Het gebruik van een enorm aantal cores - of grafische cores of gespecialiseerde x86 cores - heeft zeker een enorme impact op high-performance computing, waar dingen zoals Nvidia's Tesla-boards of Intel's Xeon Phi (Knight's Corner) een enorme impact hebben. Inderdaad, de meeste topcomputers gebruiken tegenwoordig een van deze benaderingen. Maar het werkt nog steeds alleen voor bepaalde soorten gebruik, in de eerste plaats voor toepassingen in de eerste plaats voor toepassingen die SIMD-opdrachten (enkele instructie, meerdere gegevens) gebruiken. Voor andere dingen werkt deze aanpak niet.
En het is niet alleen dat de chips niet sneller kunnen lopen. Aan de productiezijde zijn er andere obstakels om meer transistors op een dobbelsteen te zetten. In het afgelopen decennium hebben we allerlei nieuwe technieken voor het maken van chips gezien, waarbij we van het traditionele mengsel van silicium, zuurstof en aluminium zijn overgestapt op nieuwe technieken zoals "gespannen silicium" (waarbij ingenieurs de siliciumatomen uitstrekken) en de poorten met high-K / metal gate-materialen, en meest recentelijk van traditionele vlakke poorten naar 3-D poorten bekend als FinFET's of "TriGate" in Intel-taalgebruik. De eerste twee technieken worden nu gebruikt door alle geavanceerde chipmakers, waarbij de gieterijen van plan zijn om FinFET's in het volgende jaar of zo te introduceren, na de introductie van Intel in 2012.
Een alternatief wordt FD-SOI (volledig uitgeputte silicium-op-isolator) genoemd, een techniek die met name ST Microelectronics heeft geduwd, waarbij een dunne isolatielaag tussen het siliciumsubstraat en het kanaal wordt gebruikt voor een betere elektrische regeling van kleine transistoren, in theorie die betere prestaties en lager vermogen levert. Maar tot nu toe lijkt het niet het momentum te hebben van de grote fabrikanten die FinFET's hebben.
De laatste tijd maakt Intel veel uit van hoe ver het is op het gebied van chipproductie, en inderdaad begon het ongeveer twee jaar geleden volumeproductie van zijn Core-microprocessors te verzenden op zijn 22nm-proces met TriGate-technologie en is het van plan 14nm-producten in de tweede helft te verzenden van dit jaar. Ondertussen zijn de grote chipgieterijen van plan om later dit jaar 20nm in volume te produceren met behulp van traditionele vlakke transistors, met 14 of 16nm producten met FinFET's gepland voor volgend jaar.
Intel heeft dia's laten zien die laten zien hoe ver het is op chipdichtheid, zoals deze vanaf zijn analistendag:
Maar de gieterijen zijn het daar niet mee eens. Hier is een dia uit TSMC's meest recente beleggeroproep, die zegt dat het de kloof volgend jaar kan dichten.
Uiteraard zal alleen de tijd het leren.
Ondertussen is het moeilijker om kleinere matrijzen te krijgen met de traditionele lithografietools die worden gebruikt om de lijnen in de siliciumchip te etsen. Onderdompelingslithografie, die de industrie al jaren gebruikt, heeft zijn limiet bereikt, dus leveranciers wenden zich nu tot "dubbele patronen" of zelfs meer passages om fijnere afmetingen te krijgen. Hoewel we de laatste tijd wat vooruitgang hebben gezien, blijft de langverwachte stap in de richting van extreme ultraviolette (EUV) lithografie, die een betere controle zou moeten bieden, nog jaren weg.
Dingen zoals FinFET's en multiple patterning helpen de volgende generatie chips te maken, maar tegen stijgende kosten. Een aantal analisten zegt zelfs dat de kosten per productietransistor bij 20 nm mogelijk geen verbetering zijn ten opzichte van de kosten bij 28 nm, vanwege de noodzaak van dubbele patronen. En nieuwe structuren zoals FinFET's zullen waarschijnlijk ook duurder zijn, althans in het begin.
Als gevolg hiervan kijken veel chipmakers naar nog meer exotische methoden om de dichtheid te verbeteren, zelfs als de traditionele technieken van Moore's Law niet werken.
NAND-flashgeheugen maakt gebruik van de meest geavanceerde procestechnologie, dus er zijn al serieuze problemen met conventionele horizontale schaling. De oplossing is om verticale NAND-strings te maken. De afzonderlijke geheugencellen worden niet kleiner, maar omdat u er zoveel op elkaar kunt stapelen - allemaal op hetzelfde substraat - krijgt u een veel grotere dichtheid in dezelfde voetafdruk. Een 16-laags 3D NAND-chip vervaardigd volgens een 40 nm-proces zou bijvoorbeeld ruwweg equivalent zijn aan een conventionele 2D NAND-chip gemaakt op een 10 nm-proces (het meest geavanceerde proces dat nu wordt gebruikt is 16 nm). Samsung zegt dat het zijn V-NAND (Vertical-NAND) al produceert, en Toshiba en SanDisk zullen volgen met wat het p-BiCS noemt. Micron en SK Hynix ontwikkelen ook 3D NAND, maar lijken de komende jaren gericht te zijn op standaard 2D NAND.
Merk op dat dit niet hetzelfde is als het stapelen van 3D-chips. DRAM-geheugen raakt ook een schaalwand, maar het heeft een andere architectuur die één transistor en één condensator in elke cel vereist. De oplossing hier is om meerdere gefabriceerde DRAM-geheugenchips op elkaar te stapelen, gaten door de substraten te boren en deze vervolgens te verbinden met behulp van een technologie die door-silicon-vias (TSV's) wordt genoemd. Het eindresultaat is hetzelfde - hogere dichtheid in een kleinere voetafdruk - maar het is meer een geavanceerd verpakkingsproces dan een nieuw fabricageproces. De industrie is van plan om dezelfde techniek te gebruiken om geheugen bovenop logica te stapelen, niet alleen om de voetafdruk te verkleinen, maar ook om de prestaties te verbeteren en het vermogen te verminderen. Een oplossing die veel aandacht heeft gekregen, is de Hybrid Memory Cube van Micron. Uiteindelijk zou 3D-chipstacking kunnen worden gebruikt om krachtige mobiele chips te maken die CPU's, geheugen, sensoren en andere componenten in één pakket combineren, maar er zijn nog veel problemen die moeten worden opgelost met de productie, het testen en de werking van deze zogenaamde heterogene 3D-stapels.
Maar het is de volgende generatie technieken waarover de chipfabrikanten hebben gesproken en die veel exotischer lijken. Op chipconferenties hoor je veel over Directed Self Assembly (DSA), waarin nieuwe materialen zich daadwerkelijk in het basistransistorpatroon verzamelen - tenminste voor één laag van een chip. Het klinkt een beetje als science fiction, maar ik ken een aantal onderzoekers die geloven dat dit echt helemaal niet ver is.
Ondertussen kijken andere onderzoekers naar een klasse nieuwe materialen - bekend als III-V halfgeleiders in meer traditionele productiestijlen; terwijl anderen kijken naar verschillende halfgeleiderstructuren om FinFET's aan te vullen of te vervangen, zoals nanodraden.
Een andere methode om kosten te verlagen is om transistors op een grotere wafer te maken. De industrie heeft dergelijke overgangen ondergaan voordat ze ongeveer tien jaar geleden overschakelde van 200 mm wafels naar 300 mm wafels (ongeveer 12 inch in diameter). Nu wordt er veel gepraat over het verplaatsen naar wafels van 450 mm, waarbij de meeste grote fabrikanten van wafels en de gereedschapsleveranciers een consortium oprichten om naar de benodigde technologieën te kijken. Een dergelijke overgang zou de productiekosten moeten verlagen, maar zal hoge kapitaalkosten met zich meebrengen, omdat er nieuwe fabrieken en een nieuwe generatie hulpmiddelen voor het maken van chips voor nodig zijn. Intel heeft een fabriek in Arizona die in staat zou zijn om 450 mm productie te produceren, maar heeft het bestellen van de gereedschappen vertraagd en veel van de gereedschapsverkopers stellen ook hun aanbod uit, waardoor het waarschijnlijk is dat de eerste echte productie van 450 mm wafels pas zal plaatsvinden Op zijn vroegst 2019 of 2020.
Het lijkt allemaal moeilijker en duurder te worden. Maar dat is vanaf het begin het geval geweest bij de productie van halfgeleiders. De grote vraag is altijd of de verbeteringen in prestaties en de extra dichtheid de extra kosten in de productie waard zullen zijn.
ISSCC: uitbreiding van de wet van Moore
De uitbreiding van de wet van Moore was een belangrijk onderwerp tijdens de International Solid State Circuits-conferentie (ISSCC) van vorige maand. Mark Horowitz, professor aan de Stanford University en oprichter van Rambus, merkte op dat de reden waarom we tegenwoordig alles in computers hebben, is omdat computers goedkoop zijn geworden vanwege de wet van Moore en de regels van Dennard over schaalvergroting. Dit heeft geleid tot de verwachting dat computerapparatuur steeds goedkoper, kleiner en krachtiger zal worden. (Stanford heeft de prestaties van processors in de loop van de tijd uitgezet op cpudb.stanford.edu).
Maar hij merkte op dat de klokfrequentie van microprocessors rond 2005 stopte met schalen omdat vermogensdichtheid een probleem werd. Ingenieurs hebben een echte vermogenslimiet bereikt - omdat ze de chips niet heter konden maken, dus nu zijn alle computersystemen beperkt in vermogen. Zoals hij opmerkte, verandert de vermogensschaling - de voedingsspanning - heel langzaam.
De eerste neiging van de industrie om dit probleem op te lossen is technologie te veranderen. "Helaas ben ik niet optimistisch dat we een technologie gaan vinden om CMOS voor computergebruik te vervangen, " zei hij, zowel voor technische als economische problemen. De enige manier om het aantal bewerkingen per seconde te verhogen, is daarom om de energie per bewerking te verlagen, zei hij. Dit suggereert dat iedereen tegenwoordig multicore-processors heeft, zelfs in hun mobiele telefoons. Maar het probleem is dat je geen cores kunt blijven toevoegen omdat je snel een punt van afnemende rendementen bereikt in termen van prestatie-energie en matrijsgebied. CPU-ontwerpers weten dit al enige tijd en optimaliseren al lange tijd CPU's.
Horowitz zei dat we de energie die door het geheugen wordt gebruikt niet moeten vergeten. In zijn presentatie toonde hij de verdeling van de energie voor een huidige, niet-geïdentificeerde 8-coreprocessor waarin de CPU-kernen ongeveer 50 procent van de energie gebruikten en het geheugen voor on-die-geheugen (L1, L2 en L3 caches) de andere 50 procent gebruikte. Dit omvat zelfs niet het externe DRAM-systeemgeheugen, dat uiteindelijk 25 procent van het totale energieverbruik van het systeem zou kunnen bedragen.
Veel mensen hebben het over het gebruik van gespecialiseerde hardware (zoals ASIC's), die duizend keer beter kan zijn in termen van energie per operatie in vergelijking met een CPU voor algemeen gebruik. Maar zoals Horowitz opmerkte, komt de efficiëntie hier gedeeltelijk omdat deze wordt gebruikt voor specifieke toepassingen (zoals modemverwerking, beeldverwerking, videocompressie en decompressie) die in principe geen toegang hebben tot het geheugen. Daarom helpt het zo veel met energie - het gaat niet zozeer om de hardware, het gaat om het verplaatsen van het algoritme naar een veel beperktere ruimte.
Het slechte nieuws is dat dit betekent dat de applicaties die u kunt bouwen beperkt zijn. Het goede nieuws is dat je misschien een algemenere engine kunt bouwen die dit soort applicaties met 'hoge lokaliteit' kan verwerken, wat betekent dat ze geen toegang tot geheugen nodig hebben. Hij noemt dit het Highly Local Computation Model en de "stenciltoepassingen" die erop kunnen worden uitgevoerd. Dit vereist natuurlijk een nieuw programmeermodel. Stanford heeft een domeinspecifieke taal ontwikkeld, een compiler die deze stenciltoepassingen kan bouwen en op FPGA's en ASIC's kan uitvoeren.
Ook op de ISSCC-conferentie zei Ming-Kai Tsai, voorzitter en CEO van MediaTek, dat mensen sinds het begin van de jaren negentig vragen hoe lang de wet van Moore daadwerkelijk zal duren. Maar zoals Gordon Moore in 2003 op ISSCC zei: "Geen exponentieel is voor altijd. Maar we kunnen het voor altijd uitstellen." De industrie heeft uitstekend werk gedaan door de wet van Moore te handhaven, zei hij. De transistorkosten hebben zijn historische daling voortgezet. Voor de kosten van 100 gram rijst (ongeveer 10 cent), kon je in 1980 slechts 100 transistors kopen, maar in 2013 kon je 5 miljoen transistors kopen.
Tsai zei dat mobiele apparaten een plafond hebben bereikt omdat processoren niet efficiënt kunnen werken bij snelheden van meer dan 3 GHz en omdat de batterijtechnologie niet veel is verbeterd. MediaTek heeft aan dit probleem gewerkt door multicore CPU's en heterogene multiprocessing (HMP) te gebruiken. Hij zei dat het bedrijf de eerste echte 8-core HMP-processor introduceerde in 2013 en eerder deze week kondigde het een 4-core processor aan die zijn PTP-technologie (Performance, Thermal and Power) gebruikt om de prestaties verder te verhogen en het vermogen te verminderen. Hij sprak ook over de snelle vooruitgang in connectiviteit. Veel mobiele applicaties die voorheen onmogelijk waren, zijn nu levensvatbaar vanwege deze verbeteringen in WLAN- en WWAN-netwerken, zei hij.
MediaTek werkt aan verschillende technologieën voor "Cloud 2.0", waaronder draadloze laadoplossingen, de "Aster" SoC voor wearables (meet slechts 5, 4x6, 6 millimeter) en heterogene systemen als onderdeel van de HSA Foundation, zei hij. Cloud 2.0 zal volgens Tsai worden gekenmerkt door veel meer apparaten - met name wearables - met veel meer radio's; meer dan 100 radio's per persoon tegen 2030.
De grote uitdagingen voor Cloud 2.0 zijn energie en bandbreedte, zei Tsai. De eerste vereist innovatieve geïntegreerde systemen, hardware- en softwareoplossingen; betere batterijtechnologie; en een vorm van energie oogsten. De tweede vereist een efficiënter gebruik van het beschikbare spectrum, adaptieve netwerken en betrouwbaardere connectiviteit.
Wat er ook gebeurt met het maken van chips, het zal zeker leiden tot nieuwe toepassingen en nieuwe beslissingen waarmee chipmakers, productontwerpers en uiteindelijk eindgebruikers worden geconfronteerd.
