Wat biedt de toekomst voor serverchips?

Op de Hot Chips-conferentie van deze week gingen de meest interessante aankondigingen over high-end processors. Deze zijn ontworpen voor grote op Unix gebaseerde systemen, maar ze laten zien hoeveel kracht hedendaagse high-end chips kunnen leveren. Het zijn niet het soort systemen dat de meesten van ons in onze bedrijfsserverracks gebruiken of die u in grootschalige datacenters ziet, maar eerder systemen die bedrijfskritieke applicaties in grote ondernemingen uitvoeren, of misschien in high- prestatiecomputersituaties.

Elk jaar is Hot Chips de locatie waar dergelijke chips gedetailleerde inleidingen krijgen. Vorig jaar zagen we IBM's Power 7+ en zNext, Fujitsu's SPARC64 X en Oracle's SPARC T5, en dit jaar leerden we meer details over de z-serie, Oracle's SPARC M6, en opvolgers in de IBM Power en Fujitsu SPARC X-serie.

De meest fascinerende hiervan was IBM's Power8, met 12 cores, die elk tot acht threads kunnen uitvoeren, met 512 KB SRAM Level 2 cache per core (6 MB totaal L2) en 96 MB gedeelde embedded DRAM als een Level 3 cache. Voor een deel is het systeem zo ongebruikelijk een nieuwe geheugenbufferchip genaamd Centaur, die 16 MB ingebedde DRAM in een L4-cache en een geheugencontroller bevat. Elke Power8-chip kan verbinding maken met acht hiervan (voor een totaal van 96 MB ingebedde DRAM L4 off-chip). Merk op dat elke Centaur ook vier high-speed DDR-poorten heeft voor een totale geheugencapaciteit van 1 TB per socket.

Power8 wordt een grote chip met een chip van 650 mm ², geproduceerd volgens het 22 nm SOI-proces van IBM. (Dat is op zichzelf opmerkelijk, omdat IBM misschien het enige bedrijf is dat dat proces in de handel brengt.) In vergelijking met de vorige generatie Power 7+, die werd vervaardigd op een 32nm SOI-proces, zou Power8 meer dan twee keer de geheugenbandbreedte moeten hebben bij 230 GBps. IBM zegt dat elke kern 1, 6 keer de prestaties van Power7 moet hebben op single-threaded applicaties en twee keer de SMT (symmetrische multi-threaded) prestaties.

IBM is verhuisd van een eigen interface naar ondersteuning voor PCIe Gen 3 met zijn eigen Coherence Attach Processor Interface (CAPI), waardoor versnellers zoals FPGA's (volledig programmeerbare gate-arrays, gebruikt voor het versnellen van specifieke toepassingen) volledige hardware-cache-coherentie hebben. En het heeft gezegd dat het de cores zal licentiëren als onderdeel van zijn onlangs aangekondigde Open Power Consortium.

Het bedrijf zei dat zijn traditionele klanten voor Power Systems banken, financiële klanten en grote retailers waren, maar spraken over het werken aan uitbreiding van het gebruik met big data en analyse. IBM heeft nog geen productbeschikbaarheid aangekondigd, maar zei in het gesprek dat het "een laboratorium vol systemen" heeft.

IBM gaf ook meer informatie over zijn zEC12-processorsubsysteem, dat vorig jaar als "zNext" werd bekeken. De systeemarchitectuur, die is ontworpen voor gebruik in de hoofdframes van de z-serie, omvat maximaal zes centrale processor (CP) -chips, verbonden met een systeemcontroller (SC), allemaal gecombineerd op een multi-chipmodule om één knooppunt voor de systeem. (Elk systeem kan meerdere knooppunten hebben.) Elke CP heeft zes 5, 5 GHz-cores, elk met zijn eigen L1- en L2-cache, en 48 MB gedeelde eDRAM L3-cache voor een totaal van 2, 75 miljard transistors op een chip die 598 mm ² meet, geproduceerd op 32nm SOI. De SC heeft 192 MB gedeelde L4 eDRAM plus de interfaces voor de zes CP, en gebruikt 3, 3 miljard transistors op een matrijs van 526 mm ², ook geproduceerd op 32nm SOI.

Het bedrijf zei dat deze chip is geoptimaliseerd voor sterk gevirtualiseerde omgevingen, grote single-image workloads en hoge gegevensuitwisseling tussen processors. IBM merkte op dat mainframes het hart van de meeste ATM-, creditcard- en grote supermarktsystemen blijven.

Voor Unix-systemen staat Power meestal tegenover Intel Itanium, dat dit jaar niet aanwezig was, en tegen SPARC-gebaseerde ontwerpen van Oracle (gebaseerd op de Sun-acquisitie) en Fujitsu.

Oracle gaf een voorvertoning van zijn SPARC M6, die dezelfde S3-kern gebruikt als de vorige M5, een zes-aderig / 48-draads ontwerp met maximaal 32 sockets, maar zou moeten opschalen naar grotere ontwerpen. De M6 heeft 12 cores / 96 threads met 48 MB L3-cache en is ontworpen om te schalen tot 96 sockets, met behulp van een chip genaamd Bixby, die fungeert als een bridge-chip om geheugencoherentie tussen meerdere sockets beter mogelijk te maken. (Voor "lijmloze" schaling kan het tot acht sockets schalen zonder een speciaal schip.) Een huidig ​​M5-32-systeem omvat bijvoorbeeld 32 M5 SPARC-processors en 12 Bixby-chips. De M6, die 4, 27 miljard transistoren heeft, zal ook worden vervaardigd volgens een relatief standaard 28nm CMOS-proces.

Oracle zei dat de M6 is afgestemd op de software van Oracle, inclusief de basissoftware en database-stack, evenals in-memory databases en applicaties.

Fujitsu liet zijn SPARC64X + zien, zijn opvolger van de SPARC64 X. Ook dit lijkt geen grote verandering te zijn; net als zijn voorganger heeft hij 16 cores met elk twee threads, en 24 MB gedeelde Level 2 cache, en heeft ongeveer drie miljard transistors op een chip van ongeveer 600 mm ². Maar het biedt hogere prestaties, tot 3, 5 GHz, en veel hogere piekprestaties, waarbij Fujitsu 448 gigaflops en 102 GBps geheugencapaciteit claimt. Het schaalt tot 64 sockets, met behulp van bouwstenen van vier CPU's en twee crossbar-chips (die het XB's noemt). Elke socket kan tot 1 TB DRAM ondersteunen. Een grote verandering is dat de verbindingen tussen de chips nu veel sneller zijn.

Fujitsu noemde ook wat het beschreef als "software op chip" -motoren die zijn ontworpen om specifieke toepassingen te versnellen, waaronder codering, decimale nummerbibliotheken en databaseverwerking.

Zowel Fujitsu als Sun spraken over de jarenlange ervaring die ze hadden met het ontwerpen van SPARC-chips en beloofden toekomstige verbeteringen.

Al deze processors zijn gericht op relatief kleine segmenten van de servermarkt. Maar denk eens aan de onderliggende technologie: ondersteuning voor 64 of 96 sockets, met een terabyte geheugen per socket, met dingen als embedded DRAM, snellere interconnects en betere coherentie. Het is allemaal behoorlijk verbazingwekkend en ongelooflijk krachtig.