Intel's 10 nm-proces: het is meer dan alleen chipschaling

In een reeks presentaties van gisteren gaf Intel veel meer details over zijn aanstaande 10nm-proces voor het maken van geavanceerde processoren, onthulde een nieuw 22nm FinFET-proces dat is ontworpen voor apparaten met minder stroom en goedkopere apparaten, stelde een nieuwe meetwaarde voor voor het vergelijken van chipknooppunten en duwde in het algemeen de idee dat "de wet van Moore leeft en gezond is." Wat mij het meest opviel, was het idee dat hoewel processoren zullen blijven bestaan dichter , zullen de moeilijkheid en kosten van de nieuwe procesknooppunten een volledige heroverweging van hoe chips in de toekomst moeten worden ontworpen.

Mark Bohr, Intel Senior kameraad en directeur van procesarchitectuur en integratie, gaf de gebruikelijke toonhoogte van Intel over hoe het de halfgeleiderindustrie leidt in procestechnologie. Hij zei dat Intel nog steeds een voorsprong van ongeveer drie jaar heeft op zijn concurrenten, hoewel chipgieterijen zoals Samsung en TSMC bezig zijn met het uitrollen van wat ze 10nm-processen noemen voordat Intel's 10nm-producten tegen het einde van het jaar uitkomen. Bohr zei dat Intel de afgelopen 15 jaar de meeste van de belangrijkste ontwikkelingen in de industrie heeft geïntroduceerd, waaronder gespannen silicium, high-k metal gate en FinFET-transistors (die Intel oorspronkelijk Tri-Gate noemde, hoewel het sindsdien is teruggekeerd naar het gebruik van de standaardnaam van de industrie).

Bohr zei dat de knooppuntnummers die door alle fabrikanten worden gebruikt, niet langer zinvol zijn en vroeg in plaats daarvan om een ​​nieuwe meting op basis van het aantal transistors gedeeld door het celgebied, waarbij NAND-cellen 60 procent van de meting tellen en Scan Flip-Flop Logische cellen die voor 40 procent tellen (voor alle duidelijkheid, hij verwijst niet naar NAND-flashgeheugencellen, maar eerder naar NAND of "negatieve-EN" logische poorten). Dit geeft u een meting in transistoren per vierkante millimeter, en Bohr liet een grafiek zien die de verbeteringen van Intel op een dergelijke schaal weerspiegelt, variërend van 3, 3 miljoen transistors / mm ² bij 45 nm tot 37, 5 miljoen transistors / mm2 bij ¹⁴ nm en bewegend naar meer dan 100 miljoen transistors / mm2 bij 10 nm.

In de afgelopen jaren heeft Intel gate pitch times logische celhoogte gebruikt als een meting, maar Bohr zei dat dit niet langer alle vooruitgang van Intel vastlegt. Hij zei dat maatregel een goede relatieve methode van bleef vergelijking, maar gaf geen hard nummer.

Bohr zei dat, hoewel de tijd tussen knooppunten langer was - Intel niet meer in staat is om elke twee jaar nieuwe knooppunten te introduceren - het bedrijf in staat is om betere dan normale gebiedsschaling te bereiken, die Intel noemt " hyper schalen . "Hij liet een grafiek zien die aantoonde dat Intel zowel op 14nm als op 10nm het logische gebied 37 procent zo groot kon maken als het logische gebied op het vorige knooppunt.

Bohr merkte op dat andere delen van een processor - met name statisch willekeurig toegankelijk geheugen en invoer-uitvoercircuits - niet met dezelfde snelheid krimpen als logische transistoren. Alles bij elkaar genomen, zei hij dat de verbeteringen in schaalbaarheid Intel in staat zullen stellen een chip te nemen die 100 mm2 nodig had bij 45nm en een equivalente chip zou maken in slechts 7, 6 mm2 bij 10nm, uitgaande van geen verandering in functies. (Natuurlijk, in de echte wereld, elke volgende generatie van spaander voegt meer functies toe.)

Stacy Smith, Intel's vice-president voor productie, operaties en verkoop, zei dat, hoewel het langer duurt tussen de knooppunten, de extra schaling heeft geleid tot dezelfde verbeteringen op jaarbasis als de vorige twee jaar cadans verstrekt na verloop van tijd.

Ruth Brain, een Intel kameraad en directeur van interconnect-technologie en integratie, vertelde over de bestaande 14nm-technologie van het bedrijf, die in 2014 met de productie begon, en zei dat deze qua dichtheid vergelijkbaar was met de 10nm-producten die anderen dit jaar beginnen te verzenden.

Ze legde uit hoe dit proces " hyper schalen , "gedeeltelijk door een efficiëntere multi-patroontechniek te gebruiken om fijnere functies te creëren dan de 80nm of zo lijnen die de huidige 193nm-immersiescanners in één keer kunnen maken. Intel zei dat met behulp van een technologie die" zelfuitgelijnde dubbele patronen "wordt genoemd "(SADP), in plaats van de Litho-Etch-Litho-Etch-methode die andere fabrikanten gebruiken, kan het nauwkeurigere en consistentere resultaten krijgen die leiden tot betere opbrengsten en prestaties.

Over het algemeen zei Brain het gebruik van hyper schalen resulteert in 1, 4 keer meer eenheden per dollar dan met traditionele schaling mogelijk zou zijn, en dat resulteert in ongeveer het equivalent van de besparingen die Intel zou hebben gekregen als de industrie was overgestapt van 300 mm naar 450 mm siliciumwafels (een schakelaar die breed besproken, maar lijkt voorlopig te zijn verlaten).

Kaizad Mistry, een vice-president van het bedrijf en co-directeur van de ontwikkeling van logische technologie, legde uit hoe hyper schalen technieken worden gebruikt op 10 nm, en gaven meer details over het 10 nm-proces van het bedrijf, dat hij beschreef als "een volledige generatie vooruit" van andere 10 nm-technologieën. Over het algemeen zei hij dat het knooppunt van 10 nm ofwel een prestatieverbetering van 25 procent bij hetzelfde vermogen of een vermindering van bijna 50 procent bij dezelfde prestaties zal leveren in vergelijking met het knooppunt van 14 nm.

Mistry beschreef het proces van Intel als een poortsteek van 54 nm en een celhoogte van 272 nm, evenals een vinsteek van 34 nm en een minimale metaalsteek van 36 nm. In wezen zei hij dat dit betekent dat je vinnen hebt die 25 procent groter zijn en 25 procent dichter op elkaar staan ​​dan bij 14 nm. Gedeeltelijk, zei hij, is dit bereikt door gebruik te maken van "self-align quad-patterning", waarbij een proces is ontwikkeld dat Intel heeft ontwikkeld voor 14nm multi-patterning en dit nog verder uitbreidt, wat op zijn beurt kleinere functies mogelijk maakt. (Maar ik merk op dat dit erop lijkt te duiden dat de gate-toonhoogte niet zo snel schaalt als in vorige generaties.)

Twee nieuw hyper schalen voorschotten hebben ook geholpen, zei hij. De eerste hiervan is "contact over actief gate ', wat betekent dat de locatie waar een gate een kruist vin om een ​​transistor te maken is nu direct over de bovenkant in plaats van er net onder. Hij zei dat dit nog eens 10 procent oppervlakteschaling boven toonhoogteschaal gaf. De tweede techniek, waarvan Mistry zei dat deze eerder was gebruikt, maar niet met FinFET-transistoren, wordt "single dummy gate" genoemd. In de 14nm-generatie, zei hij, hadden de transistors van Intel volledige "dummy poorten" aan de rand van elke logische cel; op 10 nm zei Mistry echter dat er aan elke rand slechts een halve dummypoort is. Dit levert nog eens 20% effectief gebiedsschaal voordeel op, zei hij.

Samen, aldus Mistry, zorgen deze technieken voor een verbetering van de transistordichtheid met 2, 7x en stelt het bedrijf in staat om meer dan 100 miljoen transistors per vierkante millimeter te produceren.

Mistry heeft ook duidelijk gemaakt dat, net als bij 14nm, de uitbreiding van de tijd tussen procesknooppunten het voor het bedrijf mogelijk heeft gemaakt om elk knooppunt elk jaar een beetje te verbeteren. Mistry beschrijft in algemene termen plannen voor twee extra knooppunten van 10 nm fabricage met verbeterde prestaties. (Ik vond het wel interessant - en een beetje zorgwekkend - dat, hoewel deze grafieken de 10nm-knooppunten tonen die duidelijk minder vermogen vereisen dan de 14nm-knooppunten, ze suggereren dat de eerste 10nm-knooppunten niet zoveel prestaties zullen bieden als de nieuwste 14nm.)

Hij zei dat het 10nm ++ -proces 15% betere prestaties levert bij hetzelfde vermogen of 30% vermogensreductie bij dezelfde prestaties in vergelijking met het oorspronkelijke 10 nm-proces.

Later was Murthy Renduchintala, president van de klant en de IoT-bedrijven- en systeemarchitectuurgroep, explicieter en zei dat de kernproducten elk jaar streven naar een prestatieverbetering van meer dan 15 procent op een "jaarlijkse productcadans".

Bohr keerde terug om een ​​nieuw proces te beschrijven met de naam 22 FFL, wat betekent dat 22nm-verwerking met behulp van FinFET's met een lage lekkage. Hij zei dat dit proces tot 100x minder stroomlekkage mogelijk maakt in vergelijking met conventionele planar technologie, en zou hebben hoger dichtheid dan enig ander 22nm-proces, samen met de mogelijkheid van FinFET's met hogere prestaties. Wat hier interessant is, is dat een chipontwerp twee verschillende soorten transistors binnen een enkele chip kan gebruiken; high-performance transistors voor zaken als applicatieverwerking en low-lekkage transistors voor altijd-op-altijd-verbonden circuits.

Dit kan zijn ontworpen om te concurreren met andere 22 nm-processen, zoals het 22 nm FDX-proces (silicon-on-isolator) van Global Foundries. Het idee lijkt te zijn dat je door met 22nm te gaan, dubbele patronen en extra kosten kunt vermijden die voor strakkere knooppunten nodig zijn, maar toch goede prestaties behalen.

Renduchintala sprak over hoe Intel als een fabrikant van geïntegreerde apparaten (een bedrijf dat zowel processoren ontwerpt als fabrikanten) het voordeel heeft van een "fusie tussen procestechnologie en productontwikkeling". Het bedrijf kan kiezen uit meerdere soorten IP- en procestechnieken, inclusief het kiezen van transistors die bij elk onderdeel van het ontwerp passen, zei hij.

Wat ik het meest interessant vond, was zijn discussie over hoe het processorontwerp evolueerde van een traditionele monolithische kern naar een "mix and match" -ontwerp. Het idee van heterogene kernen is niets nieuws, maar het idee om verschillende delen van een processor te laten bouwen op matrijzen met verschillende processen die allemaal met elkaar verbonden zijn, kan een grote verandering zijn.

Dit inschakelen is de geïntegreerde multi-interconnect-brug (EMIB) die Intel begon te verzenden met zijn recente Stratix 10 FPGA's-technologieën en besprak het gebruik in toekomstige Xeon-serverproducten op zijn recente investeerdersdag.

Renduchintala beschreef een toekomstige wereld waarin een processor CPU- en GPU-cores kan hebben die zijn geproduceerd volgens de nieuwste en meest dichte processen, met dingen zoals IO-componenten en communicatie die niet zoveel profiteren van de verhoogde dichtheid Aan een eerder proces en andere dingen op nog oudere knooppunten. Al deze matrijzen zouden verbonden worden met behulp van deze EMIB-brug, die snellere verbindingen mogelijk maakt dan traditionele multi-chip-pakketten, maar goedkoper is in vergelijking met het gebruik van een silicium-interposer.

Als al deze dingen gebeuren, kan het hele raamwerk van nieuwe processors veranderen. Van het krijgen van een nieuwe processor die om de paar jaar volledig volgens een nieuw proces wordt gemaakt, gaan we misschien richting een wereld dat impliceert een veel geleidelijkere verandering van procestechnologie in slechts delen van de chip. Dit opent ook de mogelijkheid om veel meer dingen aan de chip zelf toe te voegen, door meer IO te integreren componenten, naar verschillende soorten geheugen. Op de lange termijn kan dit wijzen op grote veranderingen in de manier waarop chips - en de systemen die ze aansturen - werken.

Michael J. Miller is chief information officer bij Ziff Brothers Investments, een particuliere beleggingsonderneming. Miller, hoofdredacteur van PC Magazine van 1991 tot 2005, heeft deze blog geschreven voor PCMag.com om zijn mening te geven over pc-gerelateerde producten. Er wordt geen beleggingsadvies aangeboden in deze blog. Alle rechten worden afgewezen. Miller werkt afzonderlijk voor een particuliere beleggingsonderneming die op elk moment kan beleggen in bedrijven waarvan de producten in deze blog worden besproken, en er worden geen openbaarmaking van effectentransacties gedaan.