Ontdek de hoogtepunten van de Solid State Circuits Conference (isscc)

We hebben de laatste tijd veel gehoord over de wet van Moore, en hoewel dat in sommige gevallen waar lijkt te zijn, is er in andere delen van de halfgeleideractiviteit voortdurende vooruitgang. Op de International Solid-State Circuits Conference (ISSCC) van vorige week leken de grote chiptrends te liggen rond het inzetten van nieuwe materialen, nieuwe technieken en nieuwe ideeën om de transistordichtheid hoger te houden en de energie-efficiëntie te verbeteren. Dat is natuurlijk niet echt nieuws. We zagen dit tot uiting komen in gesprekken over het produceren van logische chips op nieuwe 7nm-processen, het maken van 512 GB 3D NAND-chips en op verschillende nieuwe processors.

Chipontwerpers overwegen nieuwe structuren en materialen voor transistoren, zoals weergegeven in de dia hierboven van TSMC. Er waren ook tal van discussies over nieuwe hulpmiddelen voor het maken van de transistoren, waaronder lithografie-vooruitgang zoals EUV en gerichte zelfassemblage, en nieuwe manieren om meerdere verpakkingen tegelijk te verpakken.

Voordat ik inga op de details, blijft het me verbazingwekkend hoe ver de chipindustrie is gekomen en hoe diepgaand chips zijn geworden in ons dagelijks leven. CTO Ahmad Bahai van Texas Instruments merkte in zijn presentatie op dat de industrie in 2015 gemiddeld 109 chips verkocht voor elke persoon op de planeet. Zijn toespraak concentreerde zich op hoe in plaats van markten gedomineerd door een enkele applicatie - eerst pc's, dan mobiele telefoons - de industrie nu meer gericht moet zijn op "alles slimmer maken", omdat verschillende soorten chips hun weg vinden naar een enorm aantal applicaties.

De industrie staat echter voor grote uitdagingen. Het aantal bedrijven dat het zich kan veroorloven toonaangevende logische fabricagefabrieken te bouwen is gekrompen van tweeëntwintig op het 130nm-knooppunt naar slechts vier bedrijven vandaag op het 16 / 14nm-knooppunt (Intel, Samsung, TSMC en GlobalFoundries), met een nieuw proces technologie kost miljarden om te ontwikkelen en nieuwe fabrieken kosten nog meer. Inderdaad, vorige week zei Intel dat het $ 7 miljard zou uitgeven om 7nm te ontwikkelen in een shell van een fab dat het een paar jaar geleden in Arizona bouwde.

Toch waren er een aantal presentaties over de plannen van verschillende bedrijven om over te schakelen naar 10 nm en 7 nm processen.

TSMC heeft zijn 10nm-proces uitgerold en de eerste aangekondigde chip was de Qualcomm Snapdragon 835, die binnenkort zal verschijnen. TSMC is misschien wel de verste in het daadwerkelijk commercialiseren van wat het een 7nm-proces noemt, en bij ISSCC beschreef het een functionele 7nm SRAM-testchip. Dit zal het nu standaard FinFET-transistorconcept gebruiken, maar met enkele stroomkring technieken om het betrouwbaarder en efficiënter te laten werken bij de kleinere omvang. TSMC zegt met name dat het de eerste versie van zijn 7nm-chips zal produceren met behulp van immersielithografie, in plaats van te wachten op EUV zoals de meeste van zijn concurrenten.

Bedenk dat wat elk van de grote fabrikanten 7nm noemt enorm varieert, dus in termen van dichtheid is het mogelijk dat het TSMC 7nm-proces vergelijkbaar zal zijn met het komende 10nm-proces van Intel.

Samsung werkt ook aan 7nm en het bedrijf heeft duidelijk gemaakt dat het van plan is te wachten op EUV. Tijdens de show sprak Samsung over de voordelen van EUV-lithografie en de vooruitgang die het heeft geboekt bij het gebruik van de technologie.

3D NAND

Enkele van de interessantere aankondigingen hadden betrekking op 512 Gb 3D NAND-flits en lieten zien hoe snel de flitsdichtheid van NAND groeit.

Western Digital (die SanDisk heeft overgenomen) sprak over een 512 GB 3D NAND-flashapparaat dat het voorafgaand aan de show aankondigde en legde uit hoe dit apparaat de dichtheid van dergelijke chips blijft verhogen.

Deze specifieke chip gebruikt 64 lagen geheugencellen en drie bits per cel om 512 Gb te bereiken op een chip van 132 vierkante millimeter. Het is niet zo dicht als het Micron / Intel 3D NAND-ontwerp, dat een andere architectuur gebruikt met de perifere circuits onder de array (CuA) om 768 Gb te bereiken op een matrijs van 179 vierkante millimeter, maar het is een mooie stap vooruit. WD en Toshiba zeiden dat het de betrouwbaarheid kon verbeteren en de leestijden met 20 procent kon versnellen en een schrijfdoorvoersnelheid van 55 megabytes per seconde (MBps) kon bereiken. Dit is in pilot-productie en zal in de tweede helft van 2017 in volumeproductie zijn.

Samsung liet zijn nieuwe 64-laags 512 Gb 3D NAND-chip zien, een jaar nadat het een 48-laags 256 Gb-apparaat liet zien. Het bedrijf maakte een groot punt om aan te tonen dat hoewel de oppervlaktedichtheid van 2D NAND-flits met 26 procent per jaar groeide van 2011 tot 2016, het in staat was om de oppervlaktedichtheid van 3D NAND-flits met 50 procent per jaar te verhogen sinds de introductie ervan drie jaar geleden.

De 512 Gb-chip van Samsung, die ook drie-bits-per-cel-technologie gebruikt, heeft een matrijs van 128, 5 vierkante millimeter, waardoor het iets dichter is dan het WD / Toshiba-ontwerp, hoewel niet zo goed als het Micron / Intel-ontwerp. Samsung besteedde veel van zijn besprekingen aan het beschrijven hoe het gebruik van dunnere lagen uitdagingen heeft opgeleverd en hoe het nieuwe technieken heeft gecreëerd om de betrouwbaarheid en krachtproblemen aan te pakken die zijn gecreëerd door het gebruik van deze dunnere lagen. Het zei leestijd is 60 microseconden (149MBps opeenvolgende leest) en schrijfdoorvoer is 51MBps.

Het is duidelijk dat alle drie de grote NAND-flitskampen een goed proces maken, en het resultaat zou een dichter en uiteindelijk goedkoper geheugen van allemaal moeten zijn.

Nieuwe verbindingen

Een van de onderwerpen die ik de laatste tijd het meest interessant heb gevonden, is het concept van een embedded multi-die interconnect bridge (EMIB), een alternatief voor andere zogenaamde 2.5D-technologieën die meerdere combineren dood gaan in een pakket met één chip dat goedkoper is omdat het geen silicium-interposer of via-silicium via's vereist. Tijdens de show sprak Intel hierover bij het beschrijven van een 14nm 1GHz FPGA met een matrijs van 560 mm ² omringd door zes 20nm matrijszendontvangers die afzonderlijk worden vervaardigd, mogelijk zelfs op andere technologieën. (Dit is vermoedelijk de Stratix 10 SoC.) Maar het werd later in de week interessanter, omdat Intel beschreef hoe het deze techniek zou gebruiken om Xeon-serverchips te maken op 7 nm en de derde generatie van 10 nm.

Processoren bij ISSCC

ISSCC zag een aantal aankondigingen over nieuwe processoren, maar in plaats van chipaankondigingen lag de focus op de technologie die ervoor zorgt dat de chips zo goed mogelijk werken. Ik was geïnteresseerd in nieuwe details voor een aantal langverwachte chips.

Ik verwacht dat de nieuwe Ryzen-chips die de nieuwe ZEN-architectuur van AMD gebruiken binnenkort worden geleverd, en AMD gaf veel meer technische details over het ontwerp van de Zen-kern en de verschillende caches.

Dit is een 14nm FinFET-chip op basis van een basisontwerp bestaande uit een kerncomplex met 4 cores, een cache van 2 MB niveau 2 en 8 MB cache met 16-weg associatief niveau 3. Het bedrijf zegt dat de basisfrequentie voor een 8-core, 16-thread versie zal 3, 4 GHz of hoger zijn, en zei dat de chip een verbetering van meer dan 40 procent in instructies per cyclus (IPC) biedt dan het vorige AMD-ontwerp.

Het resultaat is een nieuwe kern die AMD beweert is efficiënter dan het huidige 14nm-ontwerp van Intel, hoewel we natuurlijk moeten wachten op de laatste chips om de echte prestaties te zien.

Zoals eerder beschreven, zal dit in eerste instantie beschikbaar zijn in desktopchips bekend als Summit Ridge en zal het binnen enkele weken uitkomen. Een serverversie bekend als Napels komt in het tweede kwartaal uit en een APU met geïntegreerde grafische afbeeldingen, voornamelijk voor laptops, zal later dit jaar verschijnen.

IBM gaf meer informatie over de Power9-chips die het debuteerde bij Hot Chips, ontworpen voor high-end servers, en nu wordt beschreven als "geoptimaliseerd voor cognitief computergebruik". Dit zijn 14nm-chips die beschikbaar zullen zijn in versies voor beide schaaluitbreiding (met 24 cores die 4 gelijktijdige threads kunnen verwerken) of opschalen (met 12 cores die 8 gelijktijdige threads kunnen verwerken.) De chips ondersteunen de CAPI (Coherent Accelerator Processor) Interface) inclusief CAPI 2.0 met PCIe Gen 4-koppelingen met 16 gigabit per seconde (Gbps); en OpenCAPI 3.0, ontworpen om te werken met maximaal 25 Gbps. Bovendien zal het werken met NVLink 2.0 voor verbindingen met GPU-versnellers van NVIDIA.

MediaTek gaf een overzicht van zijn aanstaande Helio X30, een 2, 8 GHz 10-core mobiele processor, opmerkelijk omdat het de eerste was die het bedrijf produceerde op een 10nm-proces (vermoedelijk bij TSMC).

Dit is interessant omdat het drie verschillende kerncomplexen heeft: de eerste heeft twee ARM Cortex-A73-kernen die op 2, 8 GHz werken, ontworpen om zware taken snel af te handelen; de tweede heeft vier 2, 5 GHz A53-kernen, ontworpen voor de meeste typische taken; en de derde heeft vier 2, 0 GHz A35-kernen, die worden gebruikt wanneer de telefoon inactief is of voor zeer lichte taken. MediaTek zegt dat het low-power A53-cluster 40 procent energiezuiniger is dan het high-power A73-cluster, en dat het ultra-low-power A35-cluster 44 procent energiezuiniger is dan het low-power cluster.

Tijdens de show waren er veel academische papers over onderwerpen zoals chips die speciaal zijn ontworpen voor machine learning. Ik weet zeker dat we hier in de toekomst veel meer nadruk op zullen leggen, van GPU's tot passief parallelle processors die zijn ontworpen om 8-bit computing te verwerken, tot neuromorfe chips en aangepaste ASIC's. Het is een ontluikend veld, maar dat krijgt op dit moment ongelooflijk veel aandacht.

Nog verder weg kan de grootste uitdaging zijn om naar kwantumcomputing te gaan, wat een heel andere manier van computing is. Hoewel we meer investeringen zien, lijkt het nog lang niet de standaardtechnologie te worden.

In de tussentijd kunnen we echter uitkijken naar veel coole nieuwe chips.

Michael J. Miller is chief information officer bij Ziff Brothers Investments, een particuliere beleggingsonderneming. Miller, hoofdredacteur van PC Magazine van 1991 tot 2005, heeft deze blog geschreven voor PCMag.com om zijn mening te geven over pc-gerelateerde producten. Er wordt geen beleggingsadvies aangeboden in deze blog. Alle rechten worden afgewezen. Miller werkt afzonderlijk voor een particuliere beleggingsonderneming die op elk moment kan beleggen in bedrijven waarvan de producten in deze blog worden besproken, en er worden geen openbaarmaking van effectentransacties gedaan.